El analizador de protocolo i2c iincluído en Proteus proporciona una herramienta virtual potente para chequear, depurar y monitorizar el bus i2c. El analizador tiene dos propósitos: permite ver los datos enviados a través del bus i2c y permite enviar datos a través de dicho bus, funcionando tanto de maestro como de esclavo. De esta manera se pueden depurar las rutinas propias escritas en tus dispositivos i2c, evdientemente a una pequeña porción del costo que significaría realizar las pruebas con el hardware real equivalente. Sólo hay que colocar el instrumento virtual en tu esquema electrónico, cablearlo dentro del bus i2c y empezar la simulación.
Las principales características del analizador de protocolo i2c son:
- Totalmente configurable. El analizador puede hacer las veces tanto de maestro como de esclavo. O simplemente sirve para monitorizar todo el tráfico en el bus.
- Captura los datos en tiempo real y los visualiza. Muestra la actividad del bus tal y como ocurre.
- Alta velocidad de resolución. Puede mostrarse tanto a nivel de bit como de byte y la precisión de visualización de tiempos es configurable por el usuario hasta detalle de 10 cifras digitales.
- Descodificación del paquete y del descritor. El analizador decodifica los paquetes y los visualiza de forma simple con la sintaxis estándar para facilitar su análisis.
- Detección de errores. Cuando son recibidos datos incompletos o se reciben niveles lógicos no esperados, la herramienta indica el problema con claridad.
- Introducción de entradas en secuencia o por estímulos de bus. Se puede introducir secuencias completas de datos y enviarlas de un golpe a través del bus. De esta forma se puede salvar mucho tiempo en la depuración. Secuencias específicas pueden ser almacenadas y cargadas para diferentes sesiones de simulación.
- Alta capacidad de almacenamiento de muestras. Los datos capturados en el buffer de tipo FIFO permite secuencias completas de 1000 caracteres.
- Sincronización realizada a nivel del sistema. La naturalez exclusiva de Proteus VSM permite que una pausa durante el proceso de simulación ejecute la pausa en el sistema entero( reloj de los microcontroladores, generadores, etc). Con ello se posibilita el estudio de la actividad de bus en el momento que ocurre.
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